3.2 PCB设计工艺
3.2.1 PCB焊盘设计工艺
表面组装焊盘图形的设计与元器件的选择和表面组装采取的工艺方法两项因素密切相关，合理的焊盘图形要与元器件尺寸相匹配，可用于不同厂家稍有差异的元件，能适应各种不同工艺（如再流焊和波峰焊），最大程度地满足布局和布线的要求。
焊盘设计时应遵循以下几点原则。
（1）自行设计焊盘时，凡是对称使用的焊盘（如片状电阻、电容、SOIC、QFP等）设计时应严格保持其全面的对称性，即焊盘图形的形状、尺寸应完全一致，图形所处的位置应完全对称。
（2）对同一种器件，焊盘设计采用封装尺寸最大值和最小值作为参数，计算焊盘尺寸，保证设计结果适用范围宽。
（3）焊盘设计时，焊点可靠性主要取决于长度而不是宽度。
（4）焊盘设计要适当，太大则焊料铺展面较大，形成的焊点较薄；太小则焊盘铜箔对熔融焊料的表面张力太小，当铜箔的表面张力小于熔融焊料表面张力时，形成的焊点为不浸润焊点。
（5）焊盘内不允许印有字符和图形标志，标志符号离焊盘边缘距离应大于0.5mm。凡无外引脚的器件的焊盘，其焊盘之间不允许有通孔，以保证清洗质量。
（6）两个元件之间不应使用单个大焊盘，避免锡量过多，熔融后拉力大，将元件拉到一侧，如图3-5所示。
图3-5 使用大焊盘的失误
（7）对于引脚中心距为0.65mm及其以下的细间距元件，应在焊盘图形的对角线方向上，增设两个对称的裸铜基准标志，用于光学定位。
（8）对于每个元器件正确标注所有引脚的顺序号，以避免引线接脚混淆。
（9）焊盘与较大面积的导电区（如地、电源等平面）相连时，应通过较细导线进行热隔离，一般宽度为0.2～0.4mm，长度约为0.6mm。
（10）波峰焊时焊盘设计一般比再流焊大，因为波峰焊中元件由胶水固定，焊盘稍大，不会危及元件的移位和直立，相反却能减少波峰焊的“遮蔽效应”。
3.2.2 PCB导线设计工艺
1.基本原则
（1）印制线的走向——尽可能取直，以短为佳，不要绕远。走线长度控制规则如图3-6所示，即短线规则，在设计时应该尽量让布线长度尽量短，以减少由于走线过长带来的干扰问题，特别是一些重要信号线，如时钟线，务必将其振荡器放在离器件很近的地方。对驱动多个器件的情况，应根据具体情况决定采用何种网络拓扑结构。
图3-6 走线长度控制规则
（2）印制线的弯折——走线平滑自然，连接处用圆角，避免用直角。
（3）双面板上的印制线——两面的导线应避免相互平行。作为电路输入与输出用的印制导线应尽量避免相互平行，且在这些导线之间最好加接地线。
（4）印制线作地线——尽可能多地保留铜箔作公共地线，且布置在PCB的边缘。
（5）倒角规则。PCB设计中应避免产生锐角和直角，如图3-7所示。
图3-7 倒角规则
2.引脚间距内过线原则
低密度要求在2.54mm引脚中心距内穿过2条线径为0.23mm的导线；中密度要求在1.27mm引脚中心距内穿过1条线径为0.15mm的导线；高密度要求在1.27mm引脚中心距内穿过2～3条更细的导线。
3.印制板线条的宽度
印制板线条的宽度要求尽量一致，这样有利于阻抗匹配。从印制板制作工艺来讲，宽度可以做到0.3mm、0.2mm及0.1mm，但随着线条变细，间距变小，生产过程中质量将难以控制。除非有特殊要求，一般选用0.3mm线宽和0.3mm线间距的布线原则是比较适宜的。
4.多层板走线方向
按电源层、地线层和信号层分开，减少电源、地、信号之间的干扰。要求相邻两层印制板的线条尽量相互垂直或走斜线、曲线，而不平行走线，以利于减少基板层间耦合和干扰。
5.电源线、地线设计原则
走线面积越大越好，以利于减少干扰，对于高频信号线最好是用地线屏蔽。大面积的电源层、地线层要相邻，其作用是在电源和地之间形成一个电容，起到滤波作用。
6.屏蔽保护
如图3-8所示，对应地线回路规则，实际上也是为了尽量减小信号的回路面积，多见于一些比较重要的信号，如时钟信号、同步信号；对一些特别重要、频率特别高的信号，应该考虑采用同轴电缆屏蔽结构设计，即将所布的线上下左右用地线隔离，而且还要考虑好如何有效地让屏蔽地与实际地平面有效结合。
图3-8 屏蔽保护
7.走线的方向控制规则
走线的方向控制规则即相邻层的走线方向成正交结构，如图3-9所示。避免将不同的信号线在相邻层走成同一方向，以减少不必要的层间窜扰；当由于板结构限制（如某些背板）难以避免出现该情况，特别是信号速率较高时，应考虑用地平面隔离各布线层，用地信号线隔离各信号线。
图3-9 走线的方向控制规则
8.走线的开环检查规则
如图3-10所示，一般不允许出现一端浮空的布线，主要是为了避免产生“天线效应”，减少不必要的干扰辐射和接收，否则可能带来不可预知的结果。
图3-10 走线的开环检查规则
9.阻抗匹配检查规则
如图3-11所示，同一网络的布线宽度应保持一致，线宽的变化会造成线路特性阻抗的不均匀，当传输的速度较高时会产生反射，在设计中应该尽量避免这种情况。在某些条件下，如接插件引出线、BGA封装的引出线等类似的结构时，可能无法避免线宽的变化，应该尽量减少中间不一致部分的有效长度。
图3-11 阻抗匹配检查规则
10.走线终结网络规则
走线终结网络规则如图3-12所示。在高速数字电路中，当PCB布线的延迟时间大于信号上升时间（或下降时间）的1/4 时，该布线即可以看成传输线，为了保证信号的输入和输出阻抗与传输线的阻抗正确匹配，可以采用多种形式的匹配方法，所选择的匹配方法与网络的连接方式和布线的拓扑结构有关。
图3-12 走线终结网络规则
（1）对于点对点（一个输出对应一个输入）连接，可以选择始端串联匹配或终端并联匹配。前者结构简单，成本低，但延迟较大。后者匹配效果好，但结构复杂，成本较高。
（2）对于点对多点（一个输出对应多个输出）连接，当网络的拓扑结构为菊花链时，应选择终端并联匹配。当网络为星形结构时，可以参考点对点结构。
星形和菊花链为两种基本的拓扑结构，其他结构可看成基本结构的变形，可采取一些灵活措施进行匹配。在实际操作中要兼顾成本、功耗和性能等因素，一般不追求完全匹配，只要将失配引起的反射等干扰限制在可接受的范围即可。
11.走线闭环检查规则
走线闭环检查规则如图3-13所示，以防止信号线在不同层间形成自环。在多层板设计中容易发生此类问题，自环将引起辐射干扰。
图3-13 走线闭环检查规则
12.走线的分支长度控制规则
走线的分支长度控制规则如图3-14所示。尽量控制分支的长度，一般的要求是Tdelay＜=Trise/20。
图3-14 走线的分支长度控制规则
13.走线的谐振规则
走线的谐振规则如图3-15所示。主要针对高频信号设计而言，即布线长度不得与其波长成整数倍关系，以免产生谐振现象。
图3-15 走线的谐振规则